【ASIC / SoC Digital設計：DFT設計中堅エンジニア】年休129日
- ASIC/SoC設計テスト開発エンジニアデジタルIC設計
- 神奈川県
- 年収700万～1000万円年収1000万円以上その他
- 提供元：マイナビ転職
- 掲載日：2026年03月09日
求人AIによる要約
ASIC / SoCのデジタル設計に特化したDFT設計中堅エンジニアとして、仕様策定・回路実装・検証まで、幅広い業務を担当します。顧客要件に応じたテストプランの提案やDFT回路の設計、テスト回路設計に加え、歩留まり向上や品質改善に寄与するポジションです。先輩エンジニアと共にプロジェクトを通じて実務を学び、技術的な疑問も安心して相談できる環境です。最先端技術に触れながら確実に成長するチャンスがあります。
【おすすめポイント】
・幅広い業務を通じて専門性を高められる
・先輩エンジニアのサポートで安心して学べる
・最先端技術の実務経験が得られる
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OUTLINE
ASIC/SoC設計
テスト開発エンジニア
デジタルIC設計
仕事内容
【専門性を高められる環境です】ASICやSoCのデジタル設計、DFT設計業務を担当し、仕様策定・回路実装・検証など一連の工程をお任せします。
具体的には
顧客ごとに異なる製品仕様に合わせた出荷前テストプランの提案DFT回路の仕様設計から実装、検証までを一貫して担当DFTツールを用いたテスト回路設計や、ATE向けテストボード仕様の策定 など歩留まり向上の施策立案や品質改善活動にも参画し、技術力と責任感を発揮できるポジションです。【雇入れ直後】上記業務【変更の範囲】会社の定める業務全般
＜入社後の流れ＞
先輩エンジニアと一緒に、実際のプロジェクトを通してDFT設計業務の流れや社内ルールを学びます。日々の業務をこなしながら、技術的な疑問点は随時質問できる環境です。チームメンバーと連携しながら、徐々に裁量ある業務も担当。世界最先端技術に触れることで、実務経験を積みながら着実にステップアップできます。
高専卒業以上
6年以上のDFT設計（仕様設計/回路実装/検証）の経験または4年以上のDFT設計の経験と、その他何らかのDigital機能回路設計（仕様設計/回路実装/検証）の経験を合わせて合計8年以上の経験
5年以上のVerilogまたはVHDLフォーマットのGateレベルNETLISTを用いた設計/検証の経験
VerilogまたはVHDLフォーマットのRTLが読め、RTLレベルの回路構成がイメージ可能な方
5年以上のUnix/Linux設計環境上にてTclスクリプトとEDA Toolを用いた設計業務の経験
マイナビ転職の勤務地区分では…
神奈川県
初年度の年収
初年度年収は、入社後向こう一年間に支給される予定の金額で、基本給に諸手当と前年度の標準的な査定ベースの賞与額を加えたものです。
諸手当には、採用対象者に一律支給される予定の固定手当、平均残業時間を基準とした想定される時間外勤務手当を含みます。歩合給やインセンティブは含みません。
初年度年収は、入社される方のスキルや経験によって必ずしも一定ではありませんので、検索した年収額と実際に入社した際の金額は異なる場合があります。
800万円～1500万円
COMPANY
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