センサーデバイス

デジタルIC設計

ミックスドシグナルIC設計

【厚木】ロジック回路／ミックスシグナル回路設計・検証（イメージセンサー製品）＃DS_A0010

【国内トップクラスの売上を誇る半導体事業／世界シェア50%超・絶好調のイメージセンサー】

■概要：
System Verilog/Verilog-HDLによる機能検証（アサーション検証、カバレッジ検証、リファレンスCによる一致検証などの自動検証主体）やミックスシグナル回路の検証を行います。ご経験に応じて担当者もしくは、リーダーとしての受け入れを予定しております。

■業務内容：
System Verilog/Verilog-HDLによる機能検証（アサーション検証、カバレッジ検証、リファレンスCによる一致検証などの検証自動化が主体）やミックスシグナル回路の検証を行います。ツールベンダや社内有識者との情報共有や協業も多いです。設計後は測定及び評価チームと協業すると共に、自社工場があるので試作立ち上げのサポートも行います。 開発難易度に応じ、数名～数十名程度のチームを作って要求仕様から検証仕様に落とし込み、決められたスケジュール内でチームで業務を推進します。 一方で中長期スパンでは新たな検証手法の探索を継続し、製品への検証技術導入などを推進していきます。

■組織の役割：
ソニーの半導体ビジネスを支えるCMOSイメージセンサーを担当頂きます。モバイルもしくは、セキュリティカテゴリのCISを中心に新機能を顧客へ提案行い、設計へ落とし込み開発完遂する差異化製品開発を担当頂きます。
その中で、昨今、回路の機能検証技術に課題を抱えており、検証戦略の具体化やアサーション検証・カバレッジ検証・リファレンスCによる一致検証などの検証自動化手法の変革を担当しております。

■描けるキャリアパス：
CMOSイメージセンサーのデジタル回路設計スキルとセンサー内部のアーキテクチャ構築のスキルに加え、機能検証技術を習得できます。 回路設計や機能検証のスキルを踏み台に、設計チームを牽引するリーダへのキャリアを描くことも可能です。 また、組織マネジメント（ラインマネージャー）へのキャリアパスも描くことが可能です。 センサー開発全般を習得したエンジニアとして、世界初となる人間の目を超えるセンサーを世に提供できます。

学歴不問

＜応募資格/応募条件＞
■必須条件：
半導体のロジック回路の設計・検証業務を経験されている方（System Verilog またはVerilog-HDLの知見をお持ちの方）
※半導体の種類は問いません。

■歓迎条件：
・SystemVerilog、UVM、SystemC、アサーション記述、論理合成、動作合成、タイミング検証(STA)、Python
・アナログ回路の基礎知識や、ロジック、アナログ協調検証知識。ソフトウェア知識　等

＜勤務地詳細＞
本社
住所：神奈川県厚木市旭町4-14-1 厚木テクノロジーセンター
受動喫煙対策：屋内全面禁煙

＜転勤＞
当面なし

＜在宅勤務・リモートワーク＞
相談可

＜オンライン面接＞
可

＜予定年収＞
600万円～1,150万円

＜賃金形態＞
月給制

＜賃金内訳＞
月額（基本給）：270,000円～500,000円

＜月給＞
270,000円～500,000円

＜昇給有無＞
有

＜残業手当＞
有

＜給与補足＞
※経験に応じて要相談
※会社業績や個人評価等に応じて変動します。


賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。
月給(月額)は固定手当を含めた表記です。

＜労働時間区分＞
フレックスタイム制（フルフレックス）
休憩時間：45分（12:00～12:45）
時間外労働有無：有

＜標準的な勤務時間帯＞
9:00～17:30

完全週休2日制（休日は土日祝日）
年間有給休暇6日～24日（下限日数は、入社直後の付与日数となります）
年間休日日数126日

年末年始休暇、年次有給休暇（初年度6～17日、勤続年数に応じて最大24日）

通勤手当、健康保険、厚生年金保険、雇用保険、労災保険、退職金制度

＜各手当・制度補足＞
通勤手当：補足事項なし
社会保険：各種社会保険完備
退職金制度：補足事項なし

＜教育制度・資格補助補足＞
OJT、ジネス研修、技術研修、ソニーユニバーシティ（次世代リーダー向け人材育成プログラム）等

＜その他補足＞
■財形貯蓄制度、社員持株会など
■各種育児関連制度、介護休職制度、ボランティア休職制度、フレキシブルキャリア休職（留学や配偶者の海外赴任への同行などを目的とする）
※自分のライフスタイルにあった福利厚生を、数多くのプログラムの中から自分の意思で選択することが可能