ASIC/SoC設計

FPGA設計

デジタルIC設計

大手エレクトロニクス企業からの依頼にもとづき、最新技術を駆使した開発環境でLSIの設計から検証まで幅広く携わります。■機能安全(IEC 61508)やサイバーセキュリティ(IEC 62443)を考慮したLSI設計・検証■車載・産業機器向けのLSIにおけるセーフティメカニズムの検討・実装■LSIの論理設計および検証(Verilog、VHDLなど)■RTL設計、論理合成、タイミング検証■UVM等を用いた検証環境の構築・機能検証■FPGA実装、シミュレーション、デバッグ■設計仕様書、検証仕様書などの各種ドキュメント作成およびレビュー

［配属先情報］
エンジニア在籍　60名　採用後各部への配属となります。

【必須】■FPGAまたはASIC開発におけるRTL設計（Verilog/VHDL）および論理検証の実務経験（3年以上歓迎）■Linux環境での開発経験■UVM/SystemVerilog/SVAを用いた検証経験（尚可）■Perl/Ruby/Pythonなどを用いたスクリプト作成経験（尚可）


［学歴］高専　大学　大学院

本社（神奈川県横浜市港北区）
［転勤］有

［想定年収］500万円～750万円

［賃金形態］月給制

［月給］340000円～510000円

09:00～18:00　［所定労働時間］8時間0分　［休憩］60分
［フレックスタイム制］無［コアタイム］無

完全週休2日制


［年間休日］123日　内訳：土日祝　夏期2日　その他（GW、夏季・年末年始、慶弔休暇）

［有給休暇］入社半年経過後11日～

［退職金］無［社会保険］健保　厚生年金　雇用　労災
［寮社宅］無

［その他制度］■退職金（企業型確定拠出年金）