ASIC/SoC設計

FPGA設計

デジタルIC設計

【東京・横浜／論理回路設計※FPGA設計】仕様打ち合わせ～検査／上流から一括受注多数／残業平均20H

【各種研修など社員の学ぶ意欲を支援／産休育休取得率100％／年間休日130日でワークライフバランスも充実／離職率が低く働きやすい環境】

大手企業から、『ハードウェア設計』『ソフトウェア設計』『インフラ設計』の3領域を一括で受注する当社において、論理回路設計業務をお任せします。

■仕事内容：
FPGA設計を中心に仕様打ち合わせ～基本設計～詳細設計・評価・検査まで幅広くご経験・スキルに合わせてご担当いただきます。
大手メーカー（半導体業界の企業、産業機械メーカー）向けの製品開発を中心に行います。持ち帰り案件も多数ございます。

■使用するFPGA：
・Xilinx／Zynq（Vivado）
・インテル FPGA（Quartus）
・Lattice（Diamond）

■上流工程から一括受注：
企画から受注している案件が多数あります。 要件定義、基本設計などから携わって頂き、設計、検査、運用、保守と一貫して行うことができるのが特徴です。また、ご経験やスキルによりPL、 PMなどのポジションも行って頂きます。

■働き方：
・年休130日、残業平均月20時間とワークライフバランスを取りながらキャリアを築けます。
・入社初年度から有給17日付与されますので、休暇も取りやすい環境です。
・毎月1～2万円の成果手当がございます。

■組織について：
顧客先ごとに、3～5名のチームを組んでいます。

■当社の魅力：
「自由なものづくり」という理念の下、20世紀最後の年に誕生したジッテ。特定のメーカーの受注に依存していないため、通信機器、映像表示装置、画像処理機器、ネットワーク、データベース等、幅広い分野でハードウェア領域の経験を積むことができます。
当社の強みはソフトとハードのシステム技術力です。両領域を一貫して受託開発をしているため、それぞれの仕組みを踏まえた最適設計を実現しております。一人の技術者で両方の分野を携われるため、エンジニアとして力をつけることができます。

変更の範囲：会社の定める業務

＜最終学歴＞大学院、大学、短期大学、専修・各種学校、高等専門学校、高等学校卒以上

＜応募資格/応募条件＞
■必須条件：
・Verilog又はVHDL言語を使用した論理回路設計経験
・Xilinx、Intel、LatticeいずれかのFPGA又はＣPLD開発経験
・オシロスコープ等測定器の使用経験

■歓迎条件：
・高速通信、画像処理などの設計経験
・SoCFPGA開発経験
・電子回路設計やソフトウェア設計経験
・マネジメント経験

＜勤務地詳細1＞
本社
住所：神奈川県横浜市西区楠町4-7 横浜楠町ビル4F
勤務地最寄駅：東海道線／横浜駅
受動喫煙対策：屋内全面禁煙
＜勤務地詳細2＞
顧客先（東京23区内）
住所：東京都23区内
受動喫煙対策：屋内全面禁煙
変更の範囲：会社の定める事業所

＜勤務地補足＞
本社または顧客先（東京都23区内）

＜転勤＞
無

＜オンライン面接＞
可

＜労働時間区分＞
フレックスタイム制
コアタイム：11:00～14:00
休憩時間：60分
時間外労働有無：有

＜標準的な勤務時間帯＞
9:00～17:45
＜その他就業時間補足＞
残業：月平均20H