ASIC/SoC設計

その他

ミックスドシグナルIC設計

【神奈川／厚木】アナログ回路設計（IO・I/F設計の開発・設計）※在宅可＃DS_R0173

【国内トップクラスの売上を誇る半導体事業／世界シェア50%超・絶好調のイメージセンサー】
GPIO/LVDSやSPMI/I3C等の通信規格の物理層IP、PLL/DLL等の位相/遅延フィードバック制御IP、およびLDO/チャージポンプなどの電源IPなど各種アナログIPの開発・設計

■組織の役割
当グループが手掛ける半導体製品に搭載されるI/F・電源系アナログIPの開発
特にCMOSイメージセンサー製品(CIS)に搭載されるGPIO/LVDSやSPMI/I2C/I3C等の通信規格物理層IP、PLL/DLL等の位相/遅延フィードバック制御IP、LDO/チャージポンプ/バイアス回路などの電源IP等の回路設計を中心に技術開発を遂行する
■担当予定の業務内容
CIS製品の高機能化に伴い各種アナログIPにはより高精度・低電力・低コストなどの差異化が求められており、大きくは下記のいずれかをお願いします。
1）GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IPアナログ回路設計
2）PLL/DLL等の位相/遅延フィードバック制御IPアナログ回路設計
3）LDO/チャージポンプ/バイアス回路などの電源IPアナログ回路設計
■想定ポジション
それぞれの開発チームは～３名程度の正社員、および、作業工数に応じた協力会社で構成され、そのリーダーの役割となります。比較的短期間に製品適用を求められるIP開発・導入となるため、多数関係者へのコミュニケーション能力も発揮できるポジションとなります。
■描けるキャリアパス
例えば様々な分野に応用されている機械学習機能の進化にCiM（Computing in Memory)といったメモリIPベースのIPが注目されています。将来の製品に欠かせないキラーIPの第一人者として活躍することもできます。また、スタンダードセルやメモリといったIP開発者、製品化で必要なESD設計者とともに知の共有ができIPライブラリ全体のリーダーとして活躍する事もできます。さらに優秀な人材には希望に即したJOBローテーションで幅広く活躍してもらう準備があります

＜最終学歴＞大学院、大学、高等専門学校卒以上

＜応募資格/応募条件＞
■必須条件：下記いずれかの経験
・GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IP開発経験者　
・位相/遅延フィードバック制御IP開発経験者
・電源IP開発経験者
■歓迎条件：
・特許取得経験あり　海外ベンダーとの協業経験あり　

＜語学力＞
必要条件：英語中級
歓迎条件：英語上級

＜語学補足＞
海外ベンダーとの協業経験があると尚可

＜勤務地詳細＞
厚木第2テクノロジーセンター
住所：神奈川県厚木市岡田4-16-1
勤務地最寄駅：小田急小田原線／本厚木駅
受動喫煙対策：屋内全面禁煙

＜転勤＞
当面なし
転勤は当面想定していません。

＜在宅勤務・リモートワーク＞
相談可

＜オンライン面接＞
可

給与
＜予定年収＞
950万円～1,150万円

＜賃金形態＞
月給制
補足事項無し

＜賃金内訳＞
月額（基本給）：400,000円～718,750円

＜月給＞
400,000円～718,750円

＜昇給有無＞
有

＜残業手当＞
有

＜給与補足＞
※年収は経験や能力を考慮の上、同社規定により決定します。

賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。
月給(月額)は固定手当を含めた表記です。

＜労働時間区分＞
フレックスタイム制（フルフレックス）
休憩時間：45分（12:00～12:45）
時間外労働有無：有

＜標準的な勤務時間帯＞
9:00～17:30
＜その他就業時間補足＞
※上記は標準的な勤務時間例です。