ASIC/SoC設計

EDAツール開発者

FPGA設計

【横浜】設計/検証エンジニア～半導体(LSI)／月残業15h前後／完全週休二日制(土日)～【横浜／リモートワーク可能／有休消化率80％／残業15時間以下／残業をよしとしない企業風土／安定した伸びを見せる半導体業界/働きやすい環境/中途活躍事例多数】■業務詳細：半導体の論理設計、検証およびツール開発業務をご担当頂きます。3-4名のチームでプロジェクトに携わります。入社後はOJTで先輩と業務を行うので安心です。仕様検討・作成→RTL実装→検証仕様作成→検証実施の一連の流れ＊ツール開発：これまでの実経験に基づく、開発・検証効率を大幅に向上させるシミレーションアクセラレータおよび機能レベルでのテストパターン自動生成などの開発（GUIやHW-IPを含む）　作業環境：Linux/UNIX　言語：SystemVelirog、Verilog-HDL、VHDL、C/C++、Python　Simulator/EDA:VCS、IES、QuestaSIMをはじめフォーマルベリファイアなど各種EDA■働きやすさ・残業を良しとしないのが社内の共通認識です。そのため月残業時間は15時間前後です。限られた時間でのパフォーマンス向上を重視しており、リモートワークも可能です。・子育て世代のエンジニアが大半を占める中、産休・育休実績もあり、世の中に先行してワークライフバランスのとれた環境を実現しています。直近１年の有給休暇平均取得率は79.8％（国内平均は49.1%）です。■将来性・半導体は世界的にはAI・IoTの発展に伴い、すべての領域で受注に対応しきれないほど好調で、SOX（株式の動向を示す指数）はITバブルのころの最高値を更新しています。この状態は、今後しばらく続くと予想されています。・日本の高品質な半導体は、海外でも高い需要が見込まれています。それに伴い、海外進出に興味のある方も歓迎しております。・最先端大規模SoCにおいて、SystemVerilogを採用し、制約付きランダムテストやアサーションといった最新の検証技術を駆使した再利用可能な検証環境を構築・実装した経験が顧客から高い評価を得ています。・自社製品としてシミュレーション・アクセラレータ、インテリジェント・テストジェネレータなどの開発を行い、事業を拡大しています。

＜最終学歴＞大学院、大学、専修・各種学校、高等専門学校卒以上

＜応募資格/応募条件＞
【必須要件】1年以上のHDL（Verilog-HDL/VHDL）設計の経験〈ASIC、FPGAなど〉

【歓迎要件】
＊HDL関連の設計・検証実務経験
＊FPGA開発経験
＊AI技術を応用した開発・実務経験
＊自身での仕様設計経験
＊英語での読解・記述能力、コミュニケーション力などに自信のある方、トライしたい方
＊海外進出に興味のある方

＜勤務地詳細＞
本社
住所：神奈川県横浜市保土ヶ谷区神戸町134横浜ビジネスパークウエストタワー7F
勤務地最寄駅：相鉄線／天王町駅
受動喫煙対策：屋内全面禁煙

＜転勤＞
当面なし
原則的に転勤の予定はありません。
また、リモートオフィス（在宅勤務）の検討も可能です。※但し、ジュニアレベルは除外など諸条件有り

給与
＜予定年収＞
300万円～840万円

＜賃金形態＞
年俸制
■特記事項なし

＜賃金内訳＞
年額（基本給）：2,526,000円～7,072,800円
固定残業手当/月：39,500円～110,600円（固定残業時間30時間0分/月）
超過した時間外労働の残業手当は追加支給

＜月額＞
250,000円～700,000円（12分割）（一律手当を含む）

＜昇給有無＞
有

＜残業手当＞
有

＜給与補足＞
※年齢・経験・スキルを考慮の上、同社規定に従い決定します。
■給与：完全年俸制

記載金額は選考を通じて上下する可能性があります。
月給(月額)は固定手当を含みます。

＜労働時間区分＞
フレックスタイム制
コアタイム：10:00～15:00
休憩時間：60分（12:00～13:00）
時間外労働有無：有

＜標準的な勤務時間帯＞
9:00～18:00
＜その他就業時間補足＞
補足事項なし