ウィンボンド・エレクトロニクス株式会社
【横浜】NANDフラッシュメモリ向けロジック設計エンジニア(RTL)◆トップ級シェアの半導体メーカー
Smart Overview
【おすすめポイント】
・NANDフラッシュ製品の設計に関わる貴重な経験が得られる
・Verilog/SystemVerilogを活用した実践的なスキルを磨ける
・成長中の市場でのキャリアアップが期待できる
募集職種
ASIC/SoC設計
FPGA設計
デジタルIC設計
仕事内容
【横浜】NANDフラッシュメモリ向けロジック設計エンジニア(RTL)◆トップ級シェアの半導体メーカー
【プログラム格納用メモリ世界トップクラスシェア/海外市場上場のグローバル企業/2,000億円の売上】
■募集背景:
NANDフラッシュ製品の開発強化に伴い、ロジック設計(RTL)領域のエンジニア不足を補うための増員募集です。
■業務内容:
NANDフラッシュメモリ製品のロジック設計領域において、以下業務をご担当いただきます。
・NANDフラッシュ製品におけるデジタル回路設計(RTL設計)
・Verilog / SystemVerilogを用いた設計・実装
・仕様書に基づく機能ブロック設計および改善提案
・検証チームとの連携による機能検証・デバッグ対応
・合成・タイミング制約(SDC)を考慮した設計対応
・必要に応じてFPGAを用いた評価・プロトタイピング
※メモリ製品の知識は入社後に習得可能です
■魅力:
◎NANDフラッシュという成長領域での設計経験
◎メモリ+ロジックの両面を経験できる希少なポジション
◎FPGA経験からASIC/LSI設計へステップアップ可能
◎若手でもブロック設計を担当できる裁量
■歓迎条件:※別枠記載の必須条件に加え、下記経験をお持ちの方は歓迎いたします。
・FPGA設計経験(Xilinx / Intel等)
・合成・STA・タイミング制約の知識
・SoC / ASIC / 通信系 / 画像処理LSIの設計経験
・DDR / PCIe / NANDなど高速インターフェースの知識
・検証(テストベンチ作成等)の経験
・英語での技術資料読解力
変更の範囲:会社の定める業務
求めている人材
<応募資格/応募条件>
■必須条件:以下いずれかに該当する方
・Verilog/SystemVerilog/VHDLいずれかを用いた設計経験
・RTL設計または論理設計の経験(実務1年以上)
・FPGAまたはASIC/SoCのデジタル回路設計に関わった経験
勤務地
本社
住所:神奈川県横浜市港北区新横浜2-3-12 新横浜スクエアビル9F
勤務地最寄駅:各線/新横浜駅
受動喫煙対策:屋内全面禁煙
変更の範囲:会社の定める事業所
<転勤>
当面なし
給与
700万円~900万円
<賃金形態>
年俸制
<賃金内訳>
年額(基本給):7,000,000円~9,000,000円
<月額>
583,333円~750,000円(12分割)
<昇給有無>
有
<残業手当>
有
<給与補足>
※給与詳細は、経験・スキルを考慮の上決定致します。
■昇給:年1回
■賞与:年2回※業績賞与あり
賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。
月給(月額)は固定手当を含めた表記です。
勤務時間
フレックスタイム制
コアタイム:10:00~15:00
休憩時間:60分
時間外労働有無:有
<標準的な勤務時間帯>
9:00~18:00
休日休暇
年間有給休暇10日~18日(下限日数は、入社半年経過後の付与日数となります)
年間休日日数124日
■年末年始、夏期休暇あり
■有給休暇:初年度6日~18日(入社時期による)、2年度目以降20日
福利厚生
<社会保険>
健康保険 有、厚生年金 有、雇用保険 有、労災保険 有
各種社会保険完備
<各手当・制度補足>
通勤手当:実費全額支給(当社規定による)
家族手当:無
住宅手当:無
寮社宅:無
厚生年金基金:無
退職金制度:中小企業退職金共済組合に加入、前払い可能
<定年>
60歳
再雇用制度あり
<教育制度・資格補助補足>
■OJTを中心に業務理解を促進します。
■適宜製品研修等を実施します。
<その他補足>
■リロ倶楽部加入:保養所・提携旅館・スポーツクラブ等
■昼食補助