株式会社シーディア
【志木】半導体(LSI)設計・評価エンジニア/受託開発50％/未踏ロジックへ挑戦
Smart Overview
【おすすめポイント】
・LSI設計の最前線での経験を積むチャンス
・新技術への挑戦を通じた自己成長
・高い技術力が求められる刺激的なプロジェクトへの参加
募集職種
ASIC/SoC設計
FPGA設計
デジタルIC設計
仕事内容
【志木】半導体(LSI)設計・評価エンジニア/受託開発50％/未踏ロジックへ挑戦
ハード～ソフト、ITインフラなどの幅広い業界へエンジニアリングサービスを提供する当社にて、半導体(LSI)設計や評価を中心に、フロントからバックエンドまでスキルに合わせた業務をお任せします。
■職務内容：
半導体製品（デジタル／アナログ）開発におけるフロントエンド、ミドルレンジ、バックエンド設計及びテスト／評価業務を担当いただきます。
※スキルや得意分野に応じてお仕事をお任せします。
※経験の浅い方は、補助的な評価業務からスタートします。
＊デジタル設計
RTL設計（論理設計）／検証／DFT／インプリ／P＆R／STA／タイミング検証／FPGA 等
＊アナログ設計
各種アナログIP設計／回路／レイアウト／実機評価 等
＊テスト開発
プログラミング設計、テスター評価／解析業務 等
■プロジェクト例：
・次世代新規格メモリ開発
・先進のNAND型フラッシュメモリ開発
・次世代車載プラットフォーム開発
・高速IF（インターフェース）、I／O開発
・高速処理IP開発
・CMOSイメージセンサ開発
※高周波、システムLSI、IC、混載回路など
■当社の魅力：
・圧倒的な技術領域の広さと深さ
当社の最大の特徴は、特定の分野に依存せず、最先端の半導体開発からソフト、ハードまでをワンストップで手がけていることです。
・エンジニアファーストなマッチングとキャリア形成
エンジニア一人ひとりの知識や将来の目標をヒアリングし、最も適したプロジェクトにアサインする体制が整っています。
変更の範囲：会社の定める業務
求めている人材
＜応募資格/応募条件＞
■必須条件：
・デジタルまたはアナログの設計もしくは評価の経験
・下記いずれかの使用経験
VerilogHDL，SystemVerilog，NC－Verilog，VCS，Design Compiler，DFT，PrimeTime，Quatus，Vivado，Virtuoso，Calibre，Spice，Perl，Tcl などの使用経験
スキルに不安をお持ちでもお気軽にご応募ください◎
勤務地
プロジェクト先
住所：埼玉県新座市
勤務地最寄駅：東武鉄道東武東上線／志木駅
受動喫煙対策：敷地内全面禁煙
変更の範囲：会社の定める事業所
＜転勤＞
無
＜オンライン面接＞
可
給与
500万円～801万円
＜賃金形態＞
月給制
補足事項なし
＜賃金内訳＞
月額（基本給）：363,500円～610,500円
＜月給＞
363,500円～610,500円
＜昇給有無＞
有
＜残業手当＞
有
＜給与補足＞
※経験・能力を考慮し、当社規定により決定
■その他固定手当：業務手当（一律10,000円）
■昇給：年1回（7月）
■賞与：年2回（7月・12月）
賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。
月給(月額)は固定手当を含めた表記です。
勤務時間
9:00～18:00 （所定労働時間：8時間0分）
休憩時間：60分
時間外労働有無：有
休日休暇
年間有給休暇10日～20日（下限日数は、入社半年経過後の付与日数となります）
年間休日日数123日
※年間120日以上（会社カレンダーあり）
■完全週休2日制（土・日）、祝日
■年末年始休暇、年次有給休暇、特別休暇、慶弔公事休暇、看護介護休暇 他
福利厚生
＜各手当・制度補足＞
通勤手当：定期代支給（上限4万円／月）
寮社宅：借り上げ社宅制度有
社会保険：・健康保険（産業機械健康保険組合）
・ハイパーメディカル（AIG損害保険）
退職金制度：勤続3年以上※福利厚生欄参照
＜定年＞
60歳
最年長の雇用実績70歳
＜育休取得実績＞
有
＜教育制度・資格補助補足＞
OJT
＜その他補足＞
■休日勤務手当、職務手当
■慶弔見舞金支給制度（結婚祝い金：15万、出産祝い金：1人目10万～4人目25万など取得実績あり）
■紹介報奨金制度
■転居支度金制度
■慶弔見舞金制度
■産休育休制度（取得実績あり）
■ハイパーメディカル（AIG損害保険／入院費補償やヘルスケアサービス）