【みなとみらい】FED設計　技術マネージャー（合成／STA／etc）★年休129日／TSMCグループ

ASIC/SoC設計

CAD/EDAエンジニア

デジタルIC設計

【みなとみらい】FED設計　技術マネージャー（合成／STA／etc）★年休129日／TSMCグループ

～半導体受託生産会社最大手のTSMCグループ唯一の『半導体製品・設計開発メーカー』／世界の大手企業の製品（AI、カメラ、車載、スマホ、VR等）の開発に携わることが可能～

論理合成およびタイミング解析・タイミング収束をリードし、PrimeTimeを用いた静的タイミング解析（STA）を実施しています。また、Design CompilerシリーズやGenusを用いた論理合成、SDC（タイミング制約）の設計・作成・レビュー・最適化にも携わっていただきます。

■業務詳細：
社内のDFTメンバーやレイアウト設計担当者と協調しながら、レイアウト設計担当者との技術的な交渉・調整を行い、設計品質およびタイミング目標の達成を推進しています。さらに、顧客向けリリースデータの確認、品質保証、フィードバック対応を担当するとともに、海外顧客およびGUC本社に対して、設計進捗や技術課題の報告を行っています。加えて、設計中に発生する技術的なトラブルの原因究明および解決を行い、GUC本社のFlowチームとも連携しながら、設計フローや設計手法の改善に取り組んでいます。

マネージャーとして、プロジェクト全体の進捗、品質、リソース、リスクを管理し、メンバーの育成・評価や組織運営、他部門との調整、経営層への報告まで幅広く担当しています。

これまで培ってきた論理合成、STA、SDC設計、顧客対応、物理設計との調整経験を活かし、設計チームを技術面・組織面の両方から牽引していただくことを期待しています。

特に、以下のような方には大きなやりがいを感じていただけます。
・最先端プロセスのASIC／SoC開発に挑戦したい方
・論理合成・STA・SDCの専門性をさらに高めたい方
・チップ全体の性能や品質に責任を持つ仕事がしたい方
・顧客や海外拠点と直接議論し、技術提案を行いたい方
・技術とマネジメントの両面でチームをリードしたい方
・設計フローや開発プロセスの改善にも携わりたい方
・AI、HBM、3D Chipletなど、次世代半導体技術に関心がある方

■当社について：
GUCは製品のエンジンとなる ASIC ／ SoCのデジタル半導体設計開発、量産安定供給・販売、及び、アナログIP設計＆供給・販売を行っているTSMCグループ唯一の半導体メーカーです。

変更の範囲：会社の定める業務