掲載中
応募受付中
掲載日：
2026年9月2日
住友電気工業
【大阪製作所】ネットワーク装置のハードウェアエンジニア（FPGA）
想定年収
年収700万～1000万円、年収500万～700万円、年収300万～500万円
勤務地
その他
Smart Overview
【おすすめポイント】
・FPGAを利用した通信用デバイスの設計・開発に携われる
・革新的なLSIの選定・評価に関わるチャンス
・AI時代の技術進化を実現するプロジェクトで自分を成長させられる
募集職種
ASIC/SoC設計
FPGA設計
その他
仕事内容
①職務内容
AI・データセンター時代にふさわしい通信サービスを実現するための通信機器や機能の研究開発。
新しい国際規格の動向やお客様ニーズを確認しつつ、研究・開発を行い、相互接続試験にも参画しながら、
革新的機能を実現するネットワーク機器の実装・開発を実際に行います。
②具体的にお任せする業務
・重要社会インフラの1つである当社ネットワーク装置向け専用PLD、FPGAの設計・開発
・高度、多様化する通信サービスを実現する革新的なLSIの調査・評価・選定
・通信トラフィック増大に伴う技術課題を克服するアルゴリズム、方式の調査・実装・評価
・将来的にポストAI時代に向けた次世代ネットワークシステム像の策定・提案・実証
・開発パートナーやIPサプライヤ（海外含む）との連携・技術交渉
＜変更の範囲＞
総務、人事、経理、営業、事業計画等の企画・調整。調査等の業務、設計、生産技術、
営業技術、研究開発等の専門技術的業務
求めている人材
・高専卒・大卒以上
・AMD/Xilinx、Intel/alteraいずれかのFPGA設計経験3年以上
・Verilog-HDLもしくはSystemVerilogでのRTL設計経験
・設計仕様書および検証仕様書の作成経験
・アルゴリズム検討からPLD/FPGA実装、評価まで一貫して担当できる方
・学会発表など外部発信に意欲のある方
・技術的な知見を広く共有し、明日の社会基盤を作っていくことに喜びを感じる方
【歓迎要件】
・通信規格物理層（Ethernet, PCIe, USB, HDMIなど）に関する知識あるいは
SERDES IP組込などの開発業務経験
・大規模FPGA（300万ゲート規模以上）の設計経験、あるいは10ドメインを超える
マルチクロック環境の設計およびタイミング収束の経験
・量産製品（出荷台数年間1,000pcs以上）用PLD/FPGA選定・開発の経験
・UVM検証環境構築の経験
・テラビット級高速大容量ネットワークシステム開発経験
・英語を使った海外顧客やサプライヤとの業務経験（目安：TOEIC 550程度）
・プロジェクトリーダー／サブリーダー経験（2人～5名規模）
・特許出願または特許調査の実務経験のある方
勤務地
＜変更の範囲＞
当社国内外各事業所(関連会社及び関係する諸団体含む)
給与
■試用期間：あり(3カ月)
■勤務時間
8:30 ～ 17：15 （標準労働時間 7時間45分、休憩 60分）
※フレックスタイム制あり(コアタイムは部門により異なる)
■時間外・休日・深夜労働に対する特別の割増率：あり
主席以上には深夜割り増しを除いて基準外賃金は支給しない。
■休日・休暇
年間休日120日以上(完全週休2日制、年末年始休暇、夏季、GWなど)
年次有給休暇20日(※)（翌年繰越は最高20日）
積立休暇 （最高50日まで有給休暇を積立可能）
リフレッシュ休暇、5日連続有給休暇、特別休暇 （慶弔休暇 など）
計画有休制度（個人計画有休5日、部門計画有休2日）
半日有給休暇、時間単位有給休暇 ほか
※初年度は入社月により異なります。
■賃金：経験、能力等を考慮し、当社規定により支給いたします。
初任給：大卒 月給30万6000円（2026年4月実績）
修士了 月給32万6200円（2026年4月実績）
昇給：年1回 （4月）
賞与：年2回 （6月・12月）
■諸手当
通勤手当、残業手当、家族手当、家賃補助手当（条件により家賃の最大50％を支給（上限額あり））
■加入保険
健康保険、厚生年金保険、雇用保険、労災保険
■福利厚生
財形住宅貯蓄、退職年金、企業年金基金、共済会、持株会
カフェテリアプラン制度（自主選択型福利厚生制度）
育児休業（満３歳到達まで）
短時間勤務（小学６年生を終了するまで）
介護休業（2年以内）
など