【ASIC/SoC Digital設計‐DFT設計リーダー・マネージャー候補】

Smart Overview

半導体業界の先端技術を支えるDFT設計のリーダーとして、出荷前TESTプランの最適化を担うポジションです。具体的には、顧客製品の特性に応じたTEST回路の設計・実装に加えて、DFT回路のタイミング制約をクリアにするための検証業務を行います。高度な技術力と創造力を活かし、業界の最前線でチャレンジングなプロジェクトに関わることができます。あなたのスキルを次のレベルへと引き上げる絶好の機会です。

【おすすめポイント】
・業界最先端のDFT設計に携わる
・顧客ニーズに応じた高い専門性を発揮できる
・革新を追求し続けるダイナミックな職場環境

募集職種

ASIC/SoC設計

テスト開発エンジニア

デジタルIC設計

仕事内容

仕事内容


【世界最先端技術を活かし、専門性を高められる環境】DFT設計における最適化した出荷前TESTプランの提案なおリーダー業務をお任せします。
具体的には

顧客製品仕様に合わせ最適化した出荷前TESTプランの提案顧客CHIPの回路仕様(回路構成)に合わせ最適化したDFT回路の仕様設計/実装/検証DFT工程の顧客窓口対応(顧客との折衝、進捗報告等)DFTツールを活用したTEST回路の実装DFTツールでは対応できない特別なTEST回路のRTL設計/検証/論理合成設計実装したDFT回路のTiming制約作成/STAツールでの妥当性チェック/Timing検証結果解析出荷テスト対応部門と協力して出荷テスト用のATE向けTESTボード仕様策定出荷テスト用パタン設計/検証/管理と出荷後テストのデバッグ対応歩留まり向上施策の検討/実施【雇入れ直後】上記業務【変更の範囲】会社の定める業務全般

求めている人材

【必須】
◆DFT設計（仕様設計/回路実装/検証）の経験（10年以上）またはDFT設計の経験（6年以上）と何らかのDigital機能回路設計（仕様設計/回路実装/検証）の経験をあわせて合計10年以上の経験
◆Digital機能回路設計のリーダーとして2人以上のメンバーを率いた経験
◆VerilogまたはVHDLフォーマットのGateレベルNETLISTを用いた設計/検証の経験（8年以上）
◆VerilogまたはVHDLフォーマットのRTLが読め、RTLレベルの回路構成がイメージ出来る方
◆Unix/Linux設計環境上でTclスクリプトとEDA Toolを用いた設計経験（5年以上）

勤務地

【本社】神奈川県横浜市西区みなとみらい3-6-1 みなとみらいセンタービル12階※転勤当面なし【雇入れ直後】上記事業所【変更の範囲】会社の定める各事業所

マイナビ転職の勤務地区分では…
神奈川県

給与

【年俸制】800万円～1,500万円※12分割した金額を毎月支給※経験・年齢・能力を考慮して決定いたします※試用期間3ヶ月（待遇変更なし）



初年度の年収




初年度年収は、入社後向こう一年間に支給される予定の金額で、基本給に諸手当と前年度の標準的な査定ベースの賞与額を加えたものです。
諸手当には、採用対象者に一律支給される予定の固定手当、平均残業時間を基準とした想定される時間外勤務手当を含みます。歩合給やインセンティブは含みません。
初年度年収は、入社される方のスキルや経験によって必ずしも一定ではありませんので、検索した年収額と実際に入社した際の金額は異なる場合があります。




800万円～1500万円

勤務時間

〇専門業務型裁量労働制（1日8時間）標準的な勤務時間帯　9:00～18:00※休憩：60分

休日休暇

年間休日129日完全週休二日制（土日祝）GW休暇夏季休暇（5日）年末年始休暇

福利厚生

社会保険完備退職金制度受動喫煙対策：屋内禁煙

会社概要

Global　Unichip　Japan株式会社